通用小晶片互連
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通用小晶片互連 ( UCIe, Universal Chiplet Interconnect Express) 是一種開放規格，適用於小晶片之間的裸晶互連與序列匯流排。它由AMD 、 Arm 、日月光集團、Google Cloud、英特爾、 Meta 、微軟、高通、三星和台積電共同開發。 [1]
2022年8月，阿里巴巴集團和英偉達加入成為董事會成員。 [2]
總覽
透過這個互連技術，能夠建構大型的系統晶片 (SoC, System on Chip) 封裝，突破世上最大光罩尺寸的限制。
它允許一顆晶片當中混裝多個不同廠商的裸晶 (die)，同時透過使用多個小晶片以提高良率 (譯註: 小晶片在封裝前就已經經過測試，如果有毀損就不會進入封裝，故可以提高成品良率)。
每個個別的小晶片允許使用不同的製程，合適的裝置類型 (device type，半導體裝置)，或是不同的效能與能耗需求。[3] [4]
UCIe 1.0 規格於2022年3月2日發佈。 [5] 其定義了物理層、協定層、軟體模型與相容性測試的程序。物理層支援高達 32 GT/s ，具有 16 至 64 個通道，並使用 256 字節流量控制單元(FLIT) 於資料傳輸，類似於PCIe 6.0；協定層基於具有 CXL.io (PCIe)、CXL.mem 和 CXL.cache 協定的Compute Express Link 。
多個晶片上互連技術被定義出來，例如用於「標準」2D 封裝的有機基板，或用於「進階」 2.5D/3D 封裝的嵌入式矽橋 (EMIB)、矽插入器和扇出嵌入式橋。 [3]物理規格則是基於英特爾的進階介面匯流排 (AIB)。 [4] [6] [7]
與典型的 PCIe SerDes相比，更短的信號路線可以達到 20 倍以上的 I/O 性能和能耗（每位元約 0.5 p J ），頻寬密度高達每 mm 2 1.35 TByte/s (在常見的 45 μm bump pitch 上) ，或是密度提高 3.24 倍 (在常見的 25 μm bump pitch 上）。 [3]
未來的版本可能包括其他的協定、更寬的資料鏈路和更高密度的連線。 [3]
UCIe 1.1 規格已於2023年8月8日發佈[8]
參考資料
外部連結
- ^ About UCIe. uciexpress.org. [2022-03-31]. （原始內容存檔於2023-10-14） （英語）.
- ^ UCIe Announces Incorporation and New Board Members at FMS 2022. uciexpress.org. [2022-12-14]. （原始內容存檔於2023-02-08） （英語）.
- ^ 3.0 3.1 3.2 3.3 Universal Chiplet Interconnect Express (UCIe)®: Building an open chiplet ecosystem (PDF). uciexpress.org. [3 September 2023]. （原始內容存檔 (PDF)於2023-10-14）.
- ^ 4.0 4.1 Universal Chiplet Interconnect Express (UCIe) Announced: Setting Standards for the Chiplet Ecosystem. [2023-10-14]. （原始內容存檔於2023-10-14）.
- ^ Leaders in semiconductors, packaging, IP suppliers, foundries, and cloud service providers join forces to standardize chiplet ecosystem (PDF). uciexpress.org. [3 September 2023]. （原始內容存檔 (PDF)於2023-08-27）.
- ^ Intel Joins CHIPS Alliance, Contributes Advanced Interface Bus. [2023-10-14]. （原始內容存檔於2023-10-14）.
- ^ AIB-specification. GitHub. 20 April 2022 [2023-10-14]. （原始內容存檔於2023-10-15）.
- ^ UCIe™ (Universal Chiplet Interconnect Express™) Consortium Releases its 1.1 Specification (PDF). uciexpress.org. [13 September 2023]. （原始內容存檔 (PDF)於2023-08-18）.